G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 12/02 (2006.01) G06F 13/16 (2006.01) G06F 15/78 (2006.01)
Patent
CA 2434031
A data processing system having a user configurable memory controller, local block RAMs, global block RAMs and a processor core can be configured in a single field programmable gate array (FPGA). The address depth of the global block RAMs and the number of wait states can be selected by a user, and they can be set either prior to configuration of the FPGA or programmed using instructions of the processor core. The number of wait states of the local block RAM is also user selectable. An algorithm that can optimize the address depth and the number of wait states to achieve a performance level is also disclosed. The present invention can be applied to designs having separate instruction and data sides.
L'invention concerne un système de traitement de données comportant une unité de commande mémoire configurable par un utilisateur, des RAM blocs locaux, des RAM blocs déportés, ainsi qu'un processeur pouvant être configuré dans un réseau logique programmable unique (FPGA). Un utilisateur peut choisir la profondeur d'adressage des RAM blocs déportés et le nombre d'états d'attente, et ils peuvent être réglés soit avant la configuration du FPGA, soit programmés par utilisation d'instructions du processeur. Le nombre d'états d'attente du RAM bloc local est aussi réglable par l'utilisateur. L'invention concerne aussi un algorithme qui peut optimiser la profondeur d'adressage et le nombre d'états d'attente afin de réaliser un niveau de performance. Elle peut être appliquée à des conceptions possédant des côtés données et instruction séparés.
Ansari Ahmad R.
Douglass Stephen M.
Sastry Prasad L.
Vashi Mehul R.
Yin Robert
Smart & Biggar
Xilinx Inc.
LandOfFree
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Profile ID: LFCA-PAI-O-1983977