Variable cmos vernier delay

Details Variable cmos vernier delay Variable cmos vernier delay

H - Electricity

03

K

H03K 5/13 (2006.01)

Patent

CA 2224767

A CMOS implementation of a Vernier delay circuit uses the gate-source/drain capacitance of a number of transistors in parallel to vary delay. The capacitance has a first value when a digital signal provided to the gate of the transistor is in an "off" state and a second value when the transistor is in an "on" state. By designing the circuit with a number of transistors having different capacitances, a digitally switchable variable capacitance is produced. The variable capacitance is then included in a fine timing delay RC circuit to provide a vernier delay circuit.

L'invention est un circuit de retardement à vernier du type CMOS qui utilise la capacité grille-source/drain d'un certain nombre de transistors en parallèle pour faire varier le retard. La capacité a une première valeur quand les transistors sont à l'état non conducteur, et une seconde valeur quand ils sont à l'état conducteur. En utilisant des transistors de capacités différentes dans le circuit, on obtient un condensateur que l'on peut faire varier avec un signal numérique. Ce condensateur est en suite incorporé à un circuit de retardement R-C pour en faire un dispositif de précision.

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