G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 12/10 (2006.01)
Patent
CA 2173225
A method, and circuitry that operates in accordance with the method, for generating an entry for a translation buffer in a data processor that employs virtual memory addressing. The method includes the first steps of storing a Faulted Virtual Address in a first register (96) and a Zone Table Address (ZTA) in a second register (94). In response to the execution of a micro-instruction, a next step forms an address in memory of a Zone Table Entry (ZTE) by selectively combining the content of the first register with the content of the second register, while simultaneously testing the ZTA for physical address mapping. In response to an execution of a next micro-instruction, a next step accesses the ZTE with the formed address, and forms an address in memory of a Segment Table Entry (STE) by selectively combining the content of the first register with a content of the ZTE, while simultaneoysly testing the ZTE for a Zone fault. In response to an execution of a next micro-instruction, a next step accesses the STE with the formed address, and forms an address in memory of a Page Table Entry (PTE) by selectively combining the content of the first register with a content of the STE, while simultaneously testing the STE for a Zone fault. In response to an execution of a next micro-instruction, a next step accesses the PTE with the formed address and selectively combines the content of the STE with the content of the PTE and outputs the combination as a translation buffer entry, while simultaneously testing the PTE for a Page fault.
L'invention concerne un procédé et des circuits fonctionnant selon ce dernier permettant de générer une entrée pour un tampon de traduction situé dans un processeur de données utilisant l'adressage de mémoire virtuelle. Ledit procédé consiste à mémoriser une adresse virtuelle défaillante dans un premier registre (96) et une adresse de table de zones (ZTA) dans un deuxième registre (94). En réponse à l'exécution d'une micro-instruction, la phase suivante consiste à former une adresse est formée en mémoire d'une entrée de table de zones (ZTE) par combinaison sélective du contenu du premier registre avec le contenu du deuxième registre et par test simultané du ZTA pour le mappage d'adresse physique. En réponse à l'exécution d'une micro-instruction suivante, la phase suivante consiste à accéder au ZTE avec l'adresse formée, et à former une adresse en mémoire d'une entrée d'une table de segments (STE) par combinaison sélective du contenu du premier registre avec le contenu du ZTE et test simultané du ZTE de manière à rechercher une anomalie de zone. En réponse à l'exécution de la micro-instruction suivante, la phase suivante consiste à accéder au STE avec l'adresse formée, et à former une adresse en mémoire d'une entrée de table de pages (PTE) par combinaison sélective du contenu du premier registre avec un contenu de STE et test simultané du STE de manière à rechercher une erreur de zone. En réponse à l'exécution d'une micro-instruction suivante, la phase suivante accède au PTE avec l'adresse formée par combinaison sélective du contenu de STE et du contenu de PTE et sort la combinaison sous forme d'entrée de tampon de traduction, et par test simultané du PTE de manière à rechercher une erreur de page.
Lones Richard W.
Macdonald James B.
Olson Stephen W.
Lg Semicon Co. Ltd.
Smart & Biggar
Wang Laboratories Inc.
LandOfFree
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Profile ID: LFCA-PAI-O-2048041