H - Electricity – 04 – L
Patent
H - Electricity
04
L
H04L 7/00 (2006.01) G06F 13/40 (2006.01) H04L 12/40 (2006.01)
Patent
CA 2213290
A high speed synchronous digital bidirectional data bus system (10) is provided and includes an M-bit unterminated data bus (14), an unterminated standing sine wave clock bus (12) and a plurality of integrated circuit bus interfaces (16a...). Each IC bus interface (16a...) is preferably substantially incorporated on a single CMOS LSI chip and includes M bus drivers with associated receive data logic, M data receivers with associated receive data logic, and a clock receiver (19). The output currents of the bus drivers (30) on all of the chips are preferably stabilized so that each driver drives the bus (14) at substantially the same output current. The drivers are preferably complementary polar driven CMOS logic elements. For this case, for each data receiver (20a-20h), a bus keeper (44) is coupled to the output and the input of the bus receiver to maintain the last state of the data bus. In addition, the clock receivers (19) and the data receivers (20a-20h) are embodied as high speed comparators (22) having internal hysteresis. The clock receivers (19) are preferably provided with a delay generator with produces a "guard band" during which the bus drivers (30) are tri-stated before they can drive the data bus. This prevents conflicts on the bus and guarantees end sampling of data.
La présente invention concerne un système synchrone (10) de bus bidirectionnels grande vitesse pour données numériques. Ce système comporte un bus sans fin de données M bits (14), un bus sans fin de signaux d'horloge à onde sinusoïdale stationnaire (12) et une pluralité d'interfaces intégrées (16a, ...) de circuits bus. Chaque interface de circuits intégrés bus (16a, ...), est de préférence sensiblement intégrée à un seul microcircuit LSI de type CMOS, et comporte un nombre M de pilotes de bus, chaque pilote étant associée à une logique de réception de données, un nombre M de récepteurs de données, chaque récepteur étant associé à une logique de réception de données, et enfin un récepteur de signaux d'horloge (19). Les intensités de sortie de tous les pilotes de bus (30) de chacun des microcircuits sont de préférence stabilisées de façon que chaque pilote utilise sensiblement la même tension de sortie pour faire fonctionner le bus (14). Ces pilotes sont de préférence des logiques CMOS à pilotage polaire complémentaire. Dans ce cas, pour chaque récepteur de données (20a - 20h), un circuit d'entretien de bus (44) est couplé à la sortie et à l'entrée du récepteur de bus de sorte que le maintien du bus de données soit maintenu à son dernier état. En outre, les récepteurs de signaux d'horloge (19) ainsi que les récepteurs de données (20a - 20h) se présentent sous forme de comparateurs haute vitesse (22) à hystérésis interne. Les récepteurs de signaux d'horloge (19) sont de préférence pourvus d'un temporisateur générant un délai de sécurité pendant lequel les pilotes de bus (30) passent par trois états avant de pouvoir piloter le bus de données, ce qui évite les conflits sur le bus et garantit échantillonnage final des données.
General Datacomm Inc.
Smart & Biggar
LandOfFree
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