G - Physics – 11 – C
Patent
G - Physics
11
C
G11C 7/06 (2006.01) G11C 11/419 (2006.01)
Patent
CA 2109835
A differential latching inverter uses a pair of cross-coupled inverters having a skewed voltage transfer function to rapidly sense a differential signal on a pair of bit lines in a random access memory and provide high speed sensing during a read operation. The differential latching inverter may also include a pair of symmetrical transfer function output inverters and additional pull-up circuits to enhance high speed operation. The differential latching inverter may be used in a memory architecture having primary bit lines and signal bit lines, with a differential latching inverter being connected to each pair of signal bit lines. The primary bit lines and signal bit lines are coupled to one another during read and write operations and decoupled from one another otherwise. The read and write operations may be internally timed without the need for external clock pulses in response to a high speed address change detection system, and internal timing signals generated by delay ring segment buffers. A high speed, low power random access memory may thereby be provided.
Circuit d'inversion à verrouillage différentiel utilisant une paire d'inverseurs à couplage croisé ayant une fonction oblique de transfert de tension pour détecter rapidement un signal différentiel sur une paire de lignes de bits dans une mémoire à accès sélectif et fournir une détection à haute vitesse durant une opération de lecture. Le circuit d'inversion peut également comprendre une paire d'inverseurs symétriques de sortie de fonction de transfert et des circuits supplémentaires de rappel à la source afin d'améliorer le fonctionnement à haute vitesse. Le circuit peut être utilisé dans une architecture de mémoire ayant des lignes de bits primaires et des lignes de bits de signaux, un circuit d'inversion à verrouillage différentiel pouvant être raccordé à chaque paire de lignes de bits de signaux. Les lignes primaires et les lignes de signaux sont couplées les unes aux autres pendant les opérations de lecture écriture et découplées dans les autres cas. Les opérations de lecture-écriture peuvent être régies par synchronisation interne sans la nécessité de signaux d'horloge externes en réponse à un système de détection à haute vitesse de changements d'adresses, et par des signaux de synchronisation internes générés par des tampons de segments de boucle à retard. On peut ainsi fournir une mémoire à accès sélectif à haute vitesse et de faible consommation d'énergie.
Hsm Portfolio Llc
Sim & Mcburney
LandOfFree
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