Method and apparatus for high-speed interconnect testing

Details Method and apparatus for high-speed interconnect testing Method and apparatus for high-speed interconnect testing

G - Physics

01

R

G01R 31/28 (2006.01) G01R 31/3181 (2006.01) G01R 31/3185 (2006.01) H01L 27/00 (2006.01)

Patent

CA 2249088

A method of testing high speed interconnectivity of circuit boards having components operable at a high speed system clock, employing an IEEE 1149.1 standard test method in which test data is shifted into and from the components at the rate of a test clock during Shift_In and Shift_Out operations, and having an Update operation and a Capture operation between the Shift_In and Shift_Out operations, the components including a first group of components capable of performing the Update and Capture operations at the rate of the Test Clock only and a second group of components capable of performing the Update and Capture operations at the rate of the system clock, the method comprising the steps of performing the Shift_In operation in all of the components concurrently at the rate of the Test Clock; performing the Update and Capture Operations in the first group of components at the rate of the Test Clock; and performing the Update and Capture operations in the second group of components at the rate of the system Clock. The method employs anovel integrated circuit, test controller and boundary scan cells.

Une méthode d'essai de l'interconnectivité à grande vitesse des plaquettes comprenant des composants fonctionnant à une fréquence d'horloge système élevée à l'aide d'une méthode d'essai conforme à la norme IEEE 1149.1, grâce à laquelle les données d'essai sont transférées à vers des composants et en provenance de ceux-ci à la fréquence d'une horloge d'essai durant les décalages d'entrée et de sortie, et durant une mise à jour et une saisie entre les décalages d'entrée et de sortie, les composants comprenant un premier groupe de composants pouvant effectuer la mise à jour et la saisie à la fréquence de l'horloge d'essai seulement, et un deuxième groupe de composants pouvant effectuer la mise à jour et la saisie à la fréquence de l'horloge système, la méthode comprenant les étapes d'exécution de décalage d'entrée dans tous les composants concurremment à la fréquence de l'horloge d'essai; exécution de la mise à jour et de la saisie dans le premier groupe de composants à la fréquence de l'horloge d'essai; et exécution de la mise à jour et de la saisie dans le deuxième groupe de composants à la fréquence de l'horloge système. Pour cette méthode, on emploie un circuit intégré de pointe, un contrôleur d'essai et des cellules d'essais périphériques.

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