G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 17/50 (2006.01)
Patent
CA 2423824
A system is prvided to increase the accessibility of registers and memories in a user's design undergoing functional verificationin a hardware-assisted design verification system. A packet-based protocol is used to perform data transfer operations between a host workstation and ahardware accelerator for loading data to and unloading data from the registers and memories in a target design under verification (DUV) during logic simulation. The method and apparatus synthesizes interface logic into the DUV to provide for greater access to the registers and memories in the target DUV which is simulated with the assistance of the hardware accelerator.
L'invention concerne un système permettant d'améliorer l'accessibilité de registres et de mémoires dans une conception d'utilisateur soumise à une vérification fonctionnelle dans un système de vérification de conception assisté par matériel informatique. Un protocole fondé sur des paquets est utilisé pour effectuer des opérations de transfert de données entre un poste de travail hôte et un accélérateur matériel permettant de charger des données dans les registres et les mémoires et de les décharger de ces mêmes registres et mémoires, dans une conception en cours de vérification (DUV) cible, pendant une simulation logique. Le procédé et l'appareil selon l'invention permettent de synthétiser une logique d'interface dans la DUV, pour permettre un meilleur accès aux registres et aux mémoires dans la DUV cible qui est simulée à l'aide de l'accélérateur matériel.
Dimock Stratton Llp
Quickturn Design Systems Inc.
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Profile ID: LFCA-PAI-O-1572432