G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 17/16 (2006.01) G06F 15/80 (2006.01)
Patent
CA 2087106
An array processor is described with N processing elements, N memory modules, and an interconnection network that allows parallel access and alignment of rows, columns, diagonals, contiguous blocks, and distributed blocks of N x N arrays. The memory system of the array processor uses the minimum number of memory modules to achieve conflict-free memory access, and computes N addresses with O(log2N) logic gates in O(1) times. Furthermore, the interconnection network is of multistage design with O(Nlog2N) logic gates, and is able to align any of these vectors of data for store/fetch as well as for subsequent processing with a single pass through the network.
L'invention est un processeur vectoriel comportant N éléments de traitement, N modules de mémorisation et un réseau d'interconnexion permettant les accès parallèles et les alignements de lignes, de colonnes de diagonales, de blocs contigus et de blocs répartis dans des matrices N x N. La mémoire du processeur de l'invention utilise un minimum de modules de mémorisation pour réaliser des accès mémoire sans conflit et calcule N adresses avec O(log 2N) portes logiques dans un temps O(1). De plus, le réseau d'interconnexion est du type multiétage à O(N log 2N) portes logiques et peut, avec un seul passage, aligner l'un ou l'autre de ces vecteurs de données pour les opérations de stockage ou d'extraction, ainsi que pour les opérations de traitement ultérieures.
Lee Research Inc.
Sim & Mcburney
LandOfFree
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Profile ID: LFCA-PAI-O-1583691