Fpga logic element with variable-length shift register...

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H - Electricity

03

K

H03K 19/177 (2006.01) H03K 19/173 (2006.01)

Patent

CA 2443228

A logic element for a programmable logic device (PLD) can be configured as a shift register of variable length. An array of memory cells in the logic element is divided into two or more portions. The memory cells of each portion supply values to a corresponding output multiplexing circuit, thereby enabling the logic element to functions as a lookup table by combining the outputs of the multiplexing circuits. However, each portion is also configurable as a shift register. The portions can function as a separate shift registers, or can be concatenated to function as a single shift register. In some embodiments, the portions can also be concatenated with shift registers in other logic elements. Because two or more output multiplexing circuits are available, two or more taps are provided, one from each portion of the memory array.

Un élément logique destiné à un dispositif logique programmable PLD peut être configuré sous la forme d'un registre à décalage de longueur variable. Une matrice de cellules mémoire dans l'élément logique est divisée en deux parties ou davantage. Les cellules mémoire de chaque partie fournissent des valeurs à un circuit de multiplexage de sortie correspondant, permettant ainsi à l'élément logique de fonctionner en tant que table à consulter par combinaison des sorties des circuits de multiplexage. Toutefois, chaque partie est également configurable sous la forme d'un registre à décalage. Les parties peuvent fonctionner en tant que registres à décalage séparés, ou peuvent être enchaînées pour fonctionner comme un registre à décalage unique. Dans certains modes de réalisation, les parties peuvent aussi être enchaînées à des registres à décalage dans d'autres éléments logiques. Etant donné que deux circuits de multiplexage de sortie ou davantage sont disponibles, deux prises ou davantage sont prévues, une de chaque partie de la matrice mémoire.

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