G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 13/10 (2006.01) G06F 9/44 (2006.01)
Patent
CA 2062771
For use in an information processing system (10), the system including a system bus (16) having a system address bus (16a) and a system data bus (16b) and at least two data processors (12 and 14) coupled to the system bus, emulation apparatus for enabling a first processor to execute, in conjunction with a second processor, a program requiring access to predetermined address locations associated with a specific type of device, typically a nonresident I/O device. The emulation apparatus includes circuitry (30) for detecting an occurrence of an access by the first processor to a predetermined address location, circuitry (50) for halting the first processor before completion of the access cycle and circuitry for notifying the second processor that the first processor is halted. The apparatus further includes circuitry (24a) for indicating to the second processor a value of the predetermined address location being accessed and a type of access to the predetermined address location such that the second processor is enabled to access a same type of I/O device or a corresponding type of I/O device. The second processor causes the first processor to be released to complete the access cycle.
Ce système, à utiliser dans le cadre d'un système de traitement de l'information, se compose d'un bus du système (16) possédant un bus d'adresses du système (16a) et un bus de données du système, ainsi qu'au moins deux processeurs de données (12) et (14), couplés au bus du système, d'un dispositif d'émulation permettant au premier processeur d'exécuter, conjointement avec un autre processeur, un programme nécessitant l'accès à des emplacements d'adresses prédéterminées associées à un type spécifique de dispositif, plus particulièrement du type d'un dispositif I/O ne résidant pas en permanence en mémoire centrale. Le dispositif d'émulation comprend un ensemble de circuits (30) servant à détecter l'occurence de l'accès par le premier processeur à un emplacement d'adresse prédéterminée, un autre ensemble de circuits (SO) servant à arrêter le premier processeur avant l'achèvement d'un cycle d'accès et, enfin, un ensemble de circuits servant à prévenir le second processeur de l'arrêt du premier. Le dispositif comprend ensuite un ensemble de circuits (24a) destiné à indiquer au second processeur, une valeur de l'emplacement d'adresse prédéterminée à laquelle on a accédé et un type d'accès à l'emplacement d'adresse prédéterminée qui soit tel que le second processeur ait accès à un dispositif I/O du même type ou à un type correspondant de dispositif I/O. Le second processeur provoque le déblocage du premier processeur pour achever le cycle d'accès.
Dreyfus Boris
Morss Stephen
Samsung Electronics Co. Ltd.
Smart & Biggar
LandOfFree
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Profile ID: LFCA-PAI-O-1613383