G - Physics – 01 – R
Patent
G - Physics
01
R
G01R 31/3185 (2006.01)
Patent
CA 2386670
(57) Abstract: A method of testing a circuit having two or more clock domains at respective domain test clock rates and under control of a main test clock signal, the circuit having core logic, a plurality of scannable memory elements, each having a clock input, an input connected to an output of the core logic and/or an output connected to an input to the core logic, and configurable in scan mode in which the memory elements are connected to define one or more scan chains in each domain and in normal mode in which the memory elements are connected to the core logic in normal operational mode, the method comprising configuring the memory elements in scan mode; concurrently clocking a test stimulus into each scan chain of each clock domain including, for each clock domain having a domain test clock signal which is synchronous with respect to the main test clock signal, clocking the test stimulus at a shift clock rate derived from the main test clock signal and, for each clock domain having a domain test clock signal which is asynchronous with respect to the main test clock signal, clocking all but a predetermined number of bits of the test stimulus at a first domain shift clock rate derived from the main test clock signal followed by clocking the predetermined number of bits of the test stimulus at a second domain shift clock rate corresponding to the domain test clock rate; configuring the memory elements of each scan chain in normal mode in which the memory elements of each scan chain are interconnected by the core logic in the normal operational mode; clocking each memory element in each scan chain at its respective domain test clock rate for at least one clock cycle thereof; configuring the memory elements in scan mode; and clocking a test response pattern out of each of the scan chains at its respective domain shift clock rate during a respective scan-out interval, all respective scan-out intervals overlapping in time for a plurality of clock cycles at the highest of the respective clock rates.
L'invention concerne un procédé de test d'un circuit comportant deux ou davantage de domaines d'horloge à des fréquences d'horloge test de domaines respectives, et régi par un signal d'horloge test principal. Le circuit comporte une logique de base, plusieurs éléments de mémoire pouvant être scannés ; chacun de ceux-ci présente une entrée d'horloge, une entrée connectée à une sortie de la logique de base et/ou une sortie connectée à un entrée de la logique de base, et peut être configuré en mode balayage ; dans ce mode, les éléments de mémoire sont connectés de manière à définir une ou plusieurs chaînes de balayage dans chaque domaine ; et en mode normal, dans lequel les éléments de mémoire sont connectés à la logique de base en mode de fonctionnement normal. Le procédé comporte les étapes consistant à configurer les éléments de mémoire en mode balayage ; appliquer simultanément un signal stimulus test de synchronisation dans chaque chaîne de balayage de chaque domaine d'horloge. Cette étape comprend, pour chaque domaine d'horloge comportant un signal d'horloge test de domaine qui est synchrone par rapport au signal d'horloge test principal, l'application du signal test stimulus à une fréquence d'horloge décalée, dérivée du signal d'horloge test principal ; et, pour chaque domaine d'horloge comportant un signal d'horloge test de domaine qui est asynchrone par rapport au signal d'horloge test principal, l'application du signal de synchronisation à tous les bits, à l'exception d'un nombre prédéterminé de bits du stimulus test, à une première fréquence d'horloge décalée de domaine, dérivée du signal d'horloge test principal ; suivie de l'application du signal de synchronisation audit nombre prédéterminé de bits du stimulus test à une deuxième fréquence d'horloge décalée de domaine, correspondant à la fréquence d'horloge test de domaine ; configurer les éléments de mémoire de chaque chaîne de balayage en mode normal, de façon à interconnecter les éléments de mémoire de chaque chaîne de balayage par la logique de base en mode de fonctionnement normal ; synchroniser chaque élément de mémoire de chaque chaîne de balayage à sa fréquence d'horloge test de domaine respective pendant au moins un cycle d'horloge de celui-ci ; configurer les éléments de mémoire en mode balayage ; et produire un motif de réponse de test de synchronisation à partir de chaque chaîne de balayage à sa fréquence d'horloge décalée de domaine respective pendant un intervalle de balayage respectif, tous les intervalles respectifs de balayage se chevauchant temporellement, pendant plusieurs cycles d'horloge, à la plus haute des fréquences d'horloge respectives.
Buck David P.
Nadeau-Dostie Benoit
Logicvision Inc.
Proulx Eugene E.
LandOfFree
Method and apparatus for testing circuits with multiple clocks does not yet have a rating. At this time, there are no reviews or comments for this patent.
If you have personal experience with Method and apparatus for testing circuits with multiple clocks, we encourage you to share that experience with our LandOfFree.com community. Your opinion is very important and Method and apparatus for testing circuits with multiple clocks will most certainly appreciate the feedback.
Profile ID: LFCA-PAI-O-1683193