G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 11/00 (2006.01) G06F 12/08 (2006.01) G06F 13/00 (2006.01) G06F 13/38 (2006.01)
Patent
CA 2335307
A split directory-based cache coherency technique utilizes a secondary directory in memory to implement a bit mask used to indicate when more than one processor (16) cache in a multi-processor computer system (60) contains the same line of memory (50) which thereby reduces the searches required to perform the coherency operations and the overall size of the memory (50) needed to support the coherency system. The technique includes the attachment of a coherency tag (106) to a line of memory (104) so that its status can be tracked without having to read each processor (16) cache (102) to see if the line of memory (104) is contained within the cache (102). In this manner, only relatively short cache coherency commands need be transmitted across the communication network (68) (which may comprise a Sebring ring) instead of across the main data path bus thus freeing the main bus from being slowed down by cache coherency data transmissions while removing the bandwidth limitations inherent in other cache coherency techniques. The technique disclosed may be further expanded to incorporate the bus lock capability of bus-based systems compatible with the requirements for multi-processor synchronization.
Une technique de cohérence d'antémémoire basée sur un répertoire fractionné utilise un répertoire secondaire dans une mémoire pour mettre en oeuvre un masque binaire utilisé pour indiquer quand plus d'une antémémoire de processeur (16), dans un système informatique (60) multiprocesseurs, contient la même ligne de mémoire (50), ce qui réduit ainsi les recherches nécessaires à l'exécution des opérations de cohérence et la taille globale de la mémoire (50) nécessaire à la prise en charge du système de cohérence. La technique consiste à joindre une étiquette de cohérence (106) à une ligne de mémoire (104) de manière que son état puisse être suivi sans avoir à interroger chaque antémémoire (102) du processeur (16), pour voir si la ligne de mémoire (104) est contenue à l'intérieur de l'antémémoire (102). Ainsi, seules des commandes de cohérence d'antémémoire relativement courtes doivent être transmises par le réseau de communication (68) (lequel peut comprendre un anneau Sebring) et non par un bus du trajet principal de données, empêchant ainsi le ralentissement du bus principal par les transmissions de données de cohérence d'antémémoire, tout en éliminant les limites de largeur de bande inhérentes à d'autres techniques de cohérence d'antémémoire. La technique décrite peut être élargie davantage pour incorporer une capacité de blocage de bus de systèmes à bus compatibles avec les conditions de synchronisation de processeurs multiples.
Bertoni Jonathan L.
Burton Lee A.
Gowling Lafleur Henderson Llp
Src Computers Inc.
LandOfFree
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