Processor performance optimizing device

Details Processor performance optimizing device Processor performance optimizing device

G - Physics

06

F

G06F 13/20 (2006.01) G06F 12/02 (2006.01) G06F 12/06 (2006.01)

Patent

CA 2150285

Le dispositif selon l'invention utilise au moins deux blocs mémoires mortes contenant les instructions du code applicatif et dont les entrées d'adressage sont respectivement reliées à deux compteurs connectés au bus adresses du microprocesseur. Les sorties de lectures de ces blocs sont reliées au bus données du microprocesseur par l'intermédiaire de deux barrières. Un circuit de commande est prévu pour commander, en fonction de la nature des adresses émises sur le bus adresses et au rythme de celles-ci, une succession de cycles comprenant chacun le transfert sur le bus données, via l'une ou l'autre des barrières, des données contenues dans l'une ou l'autre des mémoires et l'incrémentation du compteur associé à l'autre mémoire, de manière à anticiper le transfert des données qui s'effectuera au cycle suivant. L'invention s'applique notamment aux processeurs embarqués à bord d'un aérodyne.

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