G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 15/16 (2006.01) G06F 15/17 (2006.01)
Patent
CA 2111600
A parallel processing system is adapted to a parallel computer system and includes a plurality of processing units each having a main storage storing instructions and data, an instruction processor reading the instructions from the main storage and executing the instructions, and a transfer processor for making a data transfer in units of a packet which is made up of a header and body data, and a network coupling two processing units which are to make the data transfer based on information included in the header of the packet, where the header includes information related to at least a destination of the data, an attribute of a memory access to the main storage and a length of the data. The transfer processor carries out a parallel process by making a data transfer between the main storage and the network in units of the packet depending on the attribute of the memory access. The transfer processor of at least an arbitrary one of the processing units includes a managing part for managing for each user a transfer queue base address indicating a first address of a transfer queue in the main storage, a transfer queue write pointer indicating to which data transfer request of the transfer queue the instruction processor has enqueued, a transfer queue read pointer indicating to which data transfer request of the transfer queue the transfer processor has finished the data transfer process, and a memory access virtual space, and an address translator for carrying out an address translation depending on the memory access virtual space which is specified by the information included in the header of the packet and for issuing an access address with respect to the main storage, where the transfer queue is a list of headers of packets.
L'invention porte sur un système de traitement parallèle adapté à un système informatique parallèle. Elle comporte : une série d'unités de traitement, chaque unité comprenant une mémoire principale stockant les instructions et les données; un processeur d'instruction lisant et exécutant les instructions provenant de la mémoire principale; un processeur de transfert permettant d'effectuer un transfert de données en unités d'un paquet composé de données d'en-tête et de corps; un réseau couplant deux unités de traitement qui exécuteront le transfert de données selon l'information comprise dans l'en-tête du paquet, cette dernière incluant de l'information reliée à au moins une destination des données; un attribut d'un accès mémoire à la mémoire principale; et un segment de données. Le processeur de transfert exécute un traitement parallèle en effectuant un transfert de données entre la mémoire principale et le réseau en unités du paquet, selon l'attribut de l'accès mémoire. Le processeur de transfert d'au moins une unité de traitement arbitraire comporte : une partie de gestion permettant d'administrer, pour chaque utilisateur, une adresse de base de la file d'attente de transfert indiquant une première adresse d'une file d'attente dans la mémoire principale; un pointeur d'écriture de la file d'attente de transfert signalant pour quelle demande de transfert de données de la file d'attente en question le processeur d'instructions s'est mis en attente; un pointeur de lecture de la file d'attente de transfert indiquant pour quelle demande de transfert de données de la file d'attente en question le processeur d'instructions a terminé le processus de transfert des données; un espace virtuel d'un accès mémoire; un traducteur d'adresses exécutant une traduction d'adresses selon l'espace virtuel de l'accès mémoire spécifié par l'information comprise dans l'en-tête du paquet et émettant une adresse d'accès concernant la mémoire principale, dans laquelle la liste d'attente de transfert constitue une liste d'en-têtes de paquet.
Dewa Masami
Ikeda Masayuki
Ishizaka Kenichi
Kobayakawa Kazushige
Nagasawa Shigeru
Fetherstonhaugh & Co.
Fujitsu Limited
LandOfFree
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