Integrated circuit, components thereof and manufacturing method

Details Integrated circuit, components thereof and manufacturing method Integrated circuit, components thereof and manufacturing method

H - Electricity

01

L

H01L 21/331 (2006.01) H01L 21/265 (2006.01) H01L 21/324 (2006.01) H01L 21/762 (2006.01) H01L 21/763 (2006.01) H01L 29/08 (2006.01) H01L 29/417 (2006.01) H01L 29/732 (2006.01)

Patent

CA 2291114

The present invention relates to a collector pin and a trench in an integrated circuit intended for high speed communication, and to a manufacturing method for these items. The collector pin is achieved by creating an area which is implantation damaged or made amorphous and at least partially doped (139) by means of ion implantation from an upper silicon surface comprised in a semiconductor structure (144) down to a depth lower than the depth of the surrounding field oxide (120), and that the semiconductor structure (144) is then heat treated. The trench (126) is achieved by uncovering a predetermined area of the upper silicon surface (109a), etching the semiconductor structure (144) within the predetermined area to a predetermined depth, uniformly depositing a first oxide layer (129), preferably of the type LPCVD-TEOS over the semiconductor structure, especially in the trench, uniformly depositing a barrier layer (130), preferably of silicon nitride, over the first oxide layer (129), filling the trench (126) by depositing a silicon layer (134, 135), which is subsequently etched back, over the nitride layer (130), especially in the trench (126), and thermally growing a cap oxide (136) over the trench filling (134).

L'invention concerne une broche collectrice et une tranchée d'un circuit intégré destiné à une communication ultrarapide, et un procédé de production de ces éléments. La broche collectrice est réalisée par création d'une zone d'implantation endommagée ou rendue amorphe et dopée (139) au moins partiellement par implantation d'ions depuis une surface de silicium supérieure comprise dans la structure semi-conductrice (144) jusqu'à une profondeur inférieure à la profondeur d'oxyde de champ (120) environnant. La structure semi-conductrice (144) est ensuite soumise à un traitement thermique. La réalisation de la tranchée (126) consiste à laisser à découvert une zone déterminée de la surface de silicium supérieure (109a); à graver la structure semi-conductrice (144) dans cette zone déterminée jusqu'à une profondeur donnée; à déposer de façon uniforme une première couche d'oxyde (129), de préférence de type LPCVD-TEOS sur la structure semiconductrice et notamment dans la tranchée; à déposer uniformement une couche barrière (130), de préférence, de nitrure de silicium, sur la première couche d'oxyde (129); à remplir la tranchée (126) par dépôt sur la couche de nitrure (130) d'une couche de silicium (134, 135) qui est ensuite éliminée par attaque chimique et notamment dans la tranchée (126), et enfin à réaliser la croissance thermique d'une chape d'oxyde (136) sur le remplissage (134) de la tranchée.

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