Thread optimized multiprocessor architecture

G - Physics – 06 – F

Patent

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Details

G06F 9/38 (2006.01) G06F 12/00 (2006.01) G06F 15/76 (2006.01)

Patent

CA 2642022

In one aspect, the invention comprises a system comprising: (a) a plurality of parallel processors on a single chip; and (b) computer memory located on the chip and accessible by each of the processors; wherein each of the processors is operable to process a de minimis instruction set, and wherein each of the processors comprises local caches dedicated to each of at least three specific registers in the processor. In another aspect, the invention comprises a system comprising: (a) a plurality of parallel processors on a single chip; and (b) computer memory located on the chip and accessible by each of the processors, wherein each of the processors is operable to process an instruction set optimized for thread-level parallel processing.

L'invention concerne, dans un aspect, un système comprenant: a) une pluralité de processeurs parallèles disposés sur une seule puce; et b) une mémoire d'ordinateur située sur la puce et accessible à chaque processeur, chaque processeur pouvant fonctionner pour traiter un ensemble d'instructions de minimis. Chaque processeur comprend des antémémoires locales réservées à chacun d'au moins trois registres spécifiques résidant dans le processeur. Dans un autre aspect, on décrit un système comprenant: a) une pluralité de processeurs parallèles disposés sur une seule puce; et b) une mémoire d'ordinateur située sur la puce et accessible à chaque processeur, chaque processeur pouvant fonctionner pour traiter un ensemble d'instructions optimisé par traitement parallèle au niveau des unités d'exécution.

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Profile ID: LFCA-PAI-O-2022013

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