H - Electricity – 04 – B
Patent
H - Electricity
04
B
H04B 1/69 (2006.01)
Patent
CA 2586999
A method and apparatus for reducing the processing rate when performing chip- level equalization (CLE) in a code division multiple access (CDMA) receiver which includes an equalizer filter. Signals received by at least one antenna of the receiver are sampled at M times the chip rate. Each sample stream is split into M sample data streams at the chip rate. Multipath combining is preferably performed on each split sample data stream. The sample data streams are then combined into one combined sample data stream at the chip rate. The equalizer filter performs equalization on the combined sample stream at the chip rate. Filter coefficients are adjusted by adding a correction term to the filter coefficients utilized by the equalizer filter for a previous iteration.
L'invention concerne un procédé et un appareil permettant de réduire la vitesse de traitement lors d'une égalisation au niveau chip (CLE) dans un récepteur à accès multiple par répartition de code (AMRC) comprenant un filtre égaliseur. Des signaux reçus par au moins une antenne du récepteur sont échantillonnés à M fois le débit chip. Chaque flux d'échantillonnage est divisé en M flux de données d'échantillonnage au débit chip. Une combinaison de trajets multiples est effectuée de préférence sur chaque flux de données d'échantillonnage séparé. Les flux de données d'échantillonnage sont ensuite combinés en un flux de données d'échantillonnage combiné au débit chip. Le filtre égaliseur réalise une égalisation sur le flux d'échantillonnage combiné au débit chip. Des coefficients de filtre sont ajustés par l'ajout d'un terme correctif aux coefficients de filtre utilisés par le filtre égaliseur pour une itération antérieure.
Interdigital Technology Corporation
Ridout & Maybee Llp
LandOfFree
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