H - Electricity – 03 – L
Patent
H - Electricity
03
L
H03L 7/081 (2006.01) G06F 5/06 (2006.01) H03L 7/07 (2006.01) H04L 25/14 (2006.01) H03L 7/095 (2006.01) H04L 7/033 (2006.01)
Patent
CA 2329233
An apparatus for correcting skew between data signals and a clock signal in a system where the data and clock signals are transmitted and using low-voltage differential swing is disclosed. The apparatus comprises, in one embodiment, a delay locked loop, for converting the LVDS clock signal into a full-swing clock signal and generating a plurality of clock recovery signals from the converted full-swing clock signal, and a plurality of data recovery signals from the converted full-swing clock signal, and a plurality of data recovery channels, each channel coupled to a data signal and comprising an LVDS converter, a skew adjust circuit, a sampler array, a phase adjusting circuit. The delay locked loop and the data channel circuitry combine to remove skew from LVDS signals by generating multiple clock signals, sampling the data at multiple intervals, using the samples to eliminate skew, and retrieving correct data samples from the data signals. In another embodiment, the sampler array comprises a plurality of transition sampling circuits, for sampling transitions between two adjacent serial bits of data and generating a lock signal and a sample data signal responsive to the sampled transition, and a plurality of center sampling circuits, for sampling a center position of each serial bit of data and generating a center sample signal responsive to the sample, and the phase adjusting circuit generating skew control signals responsive to the center sample signals, lock signals, and transition data signals received from the sampler array.
On décrit un appareil qui corrige le décalage existant entre des signaux de données et un signal d'horloge dans un système dans lequel les signaux de données et d'horloge sont transmis avec un décalage différentiel basse tension. Dans une forme de réalisation l'appareil comprend une boucle à retard de phase qui convertit le signal d'horloge à décalage différentiel basse tension (DDBT) en un signal d'horloge à décalage entier et qui génère une pluralité de signaux de récupération d'horloge à partir du signal d'horloge à décalage entier converti, et une pluralité de voies de récupération de données, chaque voie étant couplée à un signal de données et comprenant un convertisseur DDBT, un circuit d'ajustement du décalage, un réseau d'échantillonneurs et un circuit de réglage de phase. La boucle à retard de phase et le circuit de voies de données s'associent pour éliminer le décalage des signaux DDBT au moyen de la génération de plusieurs signaux d'horloge, de l'échantillonnage des données au niveau d'une multitude d'intervalles, de l'utilisation des échantillons pour éliminer le décalage, et de la récupération d'échantillons de données correctes dans les signaux de données. Dans une autre forme de réalisation, le réseau d'échantillonneurs comprend une pluralité de circuits d'échantillonnage de transition qui échantillonnent les transitions existant entre deux bits sériels de données adjacents et qui génèrent un signal de verrouillage et un signal de données échantillonnées en réponse à la transition échantillonnée, et une pluralité de circuits d'échantillonnage de position centrale qui échantillonnent une position centrale de chaque bit sériel de données et qui génèrent un signal d'échantillon de position centrale en réponse à l'échantillon, et le circuit de réglage de phase qui génère des signaux de contrôle de décalage en réponse aux signaux d'échantillons de position centrale, aux signaux de verrouillage et aux signaux de données de transition reçus en provenance du réseau d'échantillonneurs.
Jeong Deog-Kyoon
Lee Kyeongho
Silicon Image Inc.
Sim & Mcburney
LandOfFree
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Profile ID: LFCA-PAI-O-2079317