Clock selector system

Details Clock selector system Clock selector system

G - Physics

04

G

G04G 3/00 (2006.01) H04J 3/06 (2006.01) H04L 7/033 (2006.01) H04L 12/28 (2006.01) H04Q 11/04 (2006.01)

Patent

CA 2232472

In a network, such as a large telecommunication switch, intended for the processing of information in different stations and for transmitting information between the stations, centrally located circuits are provided, which independently generate clock signals (CLSY-A, CLSY-B, CLSY-C) containing both a system clock rate and a frame synchronizing rate. These clock signals are transmitted on several, in the preferred case three, different transmission lines to a station, where a multiplexer (63) makes a selection of a clock signal as controlled by evaluation circuits containing circuits (9, 11) for determining errors in the received clock signals and also containing a state machine (69). The multiplexer (63) selects periodically and repeatedly all the time a new clock signal in a cyclical pattern, which is accomplished by temporary, very short errors that are introduced when generating the issued clock signals. Thereby certainly all the time small phase jumps are introduced in the selected clock signal but at the same time the magnitude is reduced of a phase jump in relation to the former average phase position of the selected clock signal when possibly one of the incoming clock signals cannot be selected any more.

Dans un réseau, tel qu'un important centre de commutation de télécommunications, destiné au traitement d'informations dans différentes stations et à la transmission d'informations entre les stations, on a prévu des circuits centraux, lesquels produisent de manière indépendante des signaux d'horloge (CLSY-A, CLSY-B, CLSY-C) qui contiennent à la fois une fréquence d'horloge du système et une fréquence de synchronisation des trames. Ces signaux d'horloge sont transmis par plusieurs lignes de transmission différentes, trois dans le cas préférentiel, à une station où un multiplexeur (63) procède à une sélection d'un signal d'horloge, commandé par des circuits d'évaluation contenant des circuits (9, 11) destinés à déterminer les erreurs dans les signaux d'horloge reçus et contenant aussi un automate fini (69). Le multiplexeur (63) sélectionne constamment, périodiquement et de manière répétée, un nouveau signal d'horloge dans un système cyclique, ce qui est obtenu grâce à des erreurs temporaires très brèves qui sont introduites quand on produit les signaux d'horloge délivrés. Il est certain qu'on introduit ainsi constamment de petits déphasages brusques dans le signal d'horloge sélectionné mais, en même temps, l'amplitude d'un déphasage brusque est réduite par rapport à la position de phase moyenne précédente du signal d'horloge sélectionné quand il est possible que l'un des signaux d'horloge entrants ne puisse plus être sélectionné.

Affiliated with

Also associated with

Rating

Clock selector system does not yet have a rating. At this time, there are no reviews or comments for this patent.

If you have personal experience with Clock selector system, we encourage you to share that experience with our LandOfFree.com community. Your opinion is very important and Clock selector system will most certainly appreciate the feedback.

Rate now

Comments { 0 }

Profile ID: LFCA-PAI-O-1586905