Error detector circuit and method therefor

H - Electricity – 04 – L

Patent

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Details

H04L 1/00 (2006.01) H04B 1/10 (2006.01) H04L 1/20 (2006.01) H04Q 7/22 (2006.01)

Patent

CA 2122741

An error detector circuit and associated method for a digital receiver. The digital receiver is operative in a TDMA communication scheme in which DQPSK-modulated signals are generated, such as the Japanese Digital Cordless Telephone System. The error detector circuit detects times in which an excessive amount of noise or other distortion is introduced upon one or more sequences of a signal transmitted during one or more time slots in the TDMA communications scheme. A receiver incorporating the error detector circuit is operative not to decode portions of a received signal when excessive numbers of sequences include excessive amounts of noise or other distortion introduced thereupon. Thereby, permitting degradation of the audio quality of a signal actually recreated by the receiver incorporating the error detector, to be minimized.

L'invention est constituée par un circuit de détection des erreurs pour un récepteur numérique et par la méthode de détection connexe. Le récepteur numérique en cause est utilisé dans un mode de communication AMRT dans lequel des signaux modulés par déplacement de phase différentielle en quadrature sont produits, comme dans le système téléphonique numérique sans fil japonais. Les circuits de détection des erreurs détectent les périodes durant lesquelles un bruit ou un autre type de distorsion excessif est introduit dans une ou plusieurs séquences d'un signal transmis durant un ou plusieurs créneaux temporels du mode de communication AMRT. Un récepteur doté du circuit de détection des erreurs de l'invention ne décode pas les parties du signal reçu où un nombre excessif de séquences contient un bruit ou un autre type de distorsion excessif. Ainsi, la dégradation de la qualité audio du signal reproduit par le récepteur doté de ce détecteur d'erreurs est minimisée.

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