Simultaneous addressing using single-port rams

Details Simultaneous addressing using single-port rams Simultaneous addressing using single-port rams

G - Physics

11

C

G11C 8/00 (2006.01) G11C 7/10 (2006.01)

Patent

CA 2391213

A read/write electronic memory bank (10) including a plurality of memory units (22-28) and (12-18) which receive a common clock signal having a repetitive clock cycle and have a common input port (20, 21) and a common output port (30, 31). The units function such that in each clock cycle an input word is written to the memory bank (10) from the input port (20, 21) and an output word is read from the memory bank (10) to the output port (30, 31). Each memory unit (22-28) and (12-18) includes a single-port random-access memory (RAM) device (22-28) and a first-in first-out (FIFO) buffer (12-18), such that when the output word is to be read from the same memory unit (22-28) and (12-18) to which the input word is to be written in a given clock cycle, one of the input and output words is passed between the respective port (20, 21, 30, 31) of the memory bank (10) and the FIFO buffer (12-18), instead of between the respective port (20, 21, 30, 31) of the memory bank (10) and the RAM device (22-28).

L'invention concerne un bloc de mémoire (10) électronique de lecture/écriture, comprenant plusieurs unités de mémoire (22-28 et 12-18) qui reçoivent un signal d'horloge commun possédant un cycle d'horloge répétitif, un port d'entrée (20, 21) commun, et un port de sortie (30, 31) commun. Les unités fonctionnent de sorte que, dans chaque cycle, un mot d'entrée est écrit dans le bloc mémoire (10) à partir du port d'entrée (20, 21) et un mot de sortie est lu du bloc mémoire (10) vers le port de sortie (30, 31). Chaque unité de mémoire (22-28 et 12-18) comprend un dispositif (22-28) à mémoire RAM à port unique, et un tampon (12-18) premier entré-premier sorti (FIFO), de sorte que lorsqu'un mot de sortie doit être lu à partir de la même unité de mémoire (22-28) et (12-18) que celle dans laquelle un mot d'entrée doit être écrit dans un cycle d'horloge donné, l'un des mots d'entrée et de sortie est transmis entre les ports respectifs (20, 21, 30, 31) du bloc mémoire (10) et du tampon FIFO (12-18), au lieu d'être transmis entre les ports respectifs t (20, 21, 30, 31) du bloc mémoire (10) et du dispositif RAM (22-28).

Affiliated with

Also associated with

Rating

Simultaneous addressing using single-port rams does not yet have a rating. At this time, there are no reviews or comments for this patent.

If you have personal experience with Simultaneous addressing using single-port rams, we encourage you to share that experience with our LandOfFree.com community. Your opinion is very important and Simultaneous addressing using single-port rams will most certainly appreciate the feedback.

Rate now

Comments { 0 }

Profile ID: LFCA-PAI-O-1740020