Dqpsk delay detection circuit that produces stable clock...

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H - Electricity

04

L

H04L 27/22 (2006.01) H04L 7/033 (2006.01) H04L 27/233 (2006.01)

Patent

CA 2110017

A DQPSK delay detection circuit is provided that can securely reproduce stable clock signal. An absolute value circuit ABS calculates an absolute value of I signal. An absolute value circuit ABS calculates an absolute value of Q signal. Subtraction circuit generates a P signal according to the difference between the absolute values of I signal and Q signal. Zero-cross detection circuit detects zero-cross timing of the P signal to input it as a timing signal to the DPLL. The zero-cross timing of the P signal can be detected even when the data pattern of I or Q signal makes it impossible to detect the zero-cross timing from I and Q signal. Because the zero-cross timing of the P signal has a variation less than that of the zero-cross timing determined from I or Q signal, it is becomes possible to reproduce stable clock signals and in turn reliability of data demodulation can be improved.

Un circuit de détection de retard DQPSK peut reproduire fidèlement un signal d'horloge stable. Un circuit à valeur absolue ABS calcule la valeur absolue du signal I. Un circuit à valeur absolue ABS calcule la valeur absolue du signal Q. Un circuit de soustraction génère un signal P, selon la différence entre les valeurs absolues du signal I et du signal Q. Un circuit de détection de passage à zéro détecte la synchronisation du passage à zéro du signal P afin d'utiliser celui-ci comme signal de synchronisation à l'entrée de la DPLL. La synchronisation du passage à zéro du signal P peut être détectée, même lorsque le profil de données du signal I ou Q empêche la détection du passage à zéro à partir du signal I ou Q. Comme la synchronisation du passage à zéro du signal P présente une variation inférieure à la synchronisation du passage à zéro, déterminée à partir du signal I ou Q, il devient possible de reproduire des signaux d'horloge stables, ce qui améliore la fiabilité de démodulation des données.

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