Insulating gate algan/gan hemt

Details Insulating gate algan/gan hemt Insulating gate algan/gan hemt

H - Electricity

01

L

H01L 29/778 (2006.01) H01L 21/335 (2006.01) H01L 21/338 (2006.01) H01L 29/78 (2006.01) H01L 29/812 (2006.01)

Patent

CA 2454269

AlGaN/GaN HEMTs are disclosed having a thin AlGaN layer to reduce trapping and also having additional layers to reduce gate leakage and increase the maximum drive current. One HEMT according to the present invention comprises a high resistivity semiconductor layer (20) with a barrier semiconductor layer (18) on it. The barrier layer (18) has a wider bandgap than the high resistivity layer (20) and a 2DEG (22) forms between the layers. Source and drain contacts (13,14) contact the barrier layer (18), with part of the surface of the barrier layer (18) uncovered by the contacts (13,14). An insulating layer (24) is included on the uncovered surface of the barrier layer (18) and a gate contact (16) is included on the insulating layer (24). The insulating layer (24) forms a barrier to gate leakage current and also helps to increase the HEMT's maximum current drive. The invention also includes methods for fabricating HEMTs according to the present invention. In one method, the HEMT and its insulating layer are fabricated using metal-organic chemical vapor deposition (MOCVD). In another method the insulating layer is sputtered onto the top surface of the HEMT in a sputtering chamber.

L'invention concerne des transistors HEMT AlGaN/GaN pourvus d'une fine couche de AlGaN destinée à réduire les pièges, ainsi que de couches supplémentaires destinées à réduire les fuites de grille et à augmenter le courant d'attaque maximal. Un transistor HEMT de la présente invention comprend une couche semi-conductrice (20) à haute résistivité recouverte d'une couche diélectrique (18). La couche diélectrique (18) possède une largeur de bande interdite plus large que la couche (20) à haute résistivité et un gaz 2DEG (22) est formé entre les couches. Des contacts (13, 14) de source et de sortie viennent en contact avec la couche diélectrique (18), une partie de la surface de la couche diélectrique (18) n'étant pas couverte par les contacts (13, 14). Une couche isolante (24) est située sur la surface non couverte de la couche diélectrique (18) et un contact (16) de grille est situé sur la couche isolante (24). La couche isolante (24) forme une barrière contre le courant de fuite de grille et permet également d'augmenter le courant d'attaque maximum du transistor HEMT. L'invention concerne également des procédés de fabrication des transistors HEMT de l'invention. Dans un procédé, le transistor HEMT et sa couche isolante sont fabriqués par déposition chimique métal-oxyde en phase vapeur (MOCVD). Dans un autre procédé, la couche isolante est pulvérisée sur la surface supérieure du transistor HEMT dans une chambre de pulvérisation.

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